2017年5月2日
特约作者:迪克·詹姆斯，名誉研究员
在globalfoundries会议去年2月，索尼发布了一份新闻稿“业界首款智能手机用3层叠加DRAM CMOS图像传感器”．几年来一直有关于图像传感器嵌入DRAM(加速图像数据处理)的传言，但到目前为止，还没有投入生产并在现实世界中使用。
ISSCC会议上[1]的一篇论文给出了细节，它实际上看起来像真的东西，所以这绝对引起了TechInsights内部图像传感器专家的注意。在世界移动通信大会上确认其生产状态，索尼发布了他们的Experia XZ Premium和XZ手机，配备960帧/秒的Motion Eye™摄像系统。我们在Xperia XZs上市时就拿到了它，剖开了后置摄像头芯片，你瞧，我们确实有一个三层堆栈;CMOS图像传感器(CIS)与图像信号处理器(ISP)面对面安装在DRAM上。
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本产品概要总结了我们打算构建的可交付成果，以及关于该部件的技术相关性的一些附加评论。
然而，我们有点超前了，所以让我们看看索尼的新闻稿和ISSCC的论文。
在早期的1900万像素图像传感器中，索尼使用了双数字/模拟转换器来数字化像素数据，现在我们有了一个4层结构，以提高读数速度，并提高处理能力。DRAM用于临时存储高速数据，然后以最优速率输出给传感器接口。这种设计使得它可以在1/120秒内读取1930万像素的静态图像，在电影模式下，它可以高达1000 fps，比早期产品分别快4倍和8倍。这个框图说明了信号路径。
鉴于DRAM是夹在独联体和ISP,内存芯片的高速数据必须经过ISP,然后反复,直到输出通过I / F(接口)块的ISP,常规速度适合应用程序处理器。
这是一个压缩版的传感器操作;论文详细介绍了960帧每秒成像和慢动作的工作原理。索尼的示意图说明了这三层结构。
根据本文，像素阵列位于上模，DRAM阵列和行驱动位于中间模，其余块位于底部ISP模。我们还没有所有三个骰子的照片，但这张纸上有一些图像。
索尼还告诉我们CIS采用90nm, 1al, 5 Cu技术，DRAM是1gb, 30nm (3al, 1w)部件，ISP是40nm, 1al, 6 Cu设备。毫无疑问，在不浪费硅面积的情况下，将所需的所有功能集成到三个相同尺寸的模具中是一个挑战。
考虑到DRAM芯片上也有CIS行驱动程序，那么它一定是作为定制部件设计的，而不是我们近年来看到的TSV支持(TSV = through-silicon via)的商品DRAM。索尼的横截面也显示，中心模具有一个厚的背面氧化物和着陆垫tsv下来从CIS上面。
我们还可以看到(如果比例尺是准确的)，CIS和DRAM芯片基片已经变薄到约2.6µm，正常的背光CIS (BI-CIS)，但这是我们见过的最薄的DRAM。我们自己的图像(上图)证实了CIS和DRAM硅在厚度上是相同的顺序，而且可以看到起落架。
下一个问题是- tsv是如何在堆栈中形成的?我们的第一个横截面刚从实验室出来，看起来很眼熟。CIS/DRAM连接似乎是我们在索尼前几代背光(BI) CIS设备中看到的TSV的向上和向上形式。
这里有两层tsv连接独联体中看起来像6金属堆栈的DRAM芯片M1。我们没有一个横向扩展的tsv直接加入CIS到ISP，尽管有tsv通过DRAM到ISP的顶部金属。
CIS/ISP连接似乎可以使用DRAM着陆垫层作为互连层，以避免在整个堆栈形成后钻穿两个模具的挑战。
对IMX400的进一步分析正在进行中，在适当的时候，我们将有关于CIS本身和包堆栈的报告。从行业角度来看，索尼再次突破了手机相机的极限。今年晚些时候最大的问题是——我们会在下一代iPhone上看到这一点吗?
参考:
[1] T. Haruta et al，“A 1/2.3英寸20万像素3层堆叠CMOS Image©2017 IEEE Sensor with DRAM”，Proc. ISSCC 2017，论文4.6
