发布日期：2017年6月21日
特约作者:Ray Fontaine
在IISW论文提交截止日期4月的时候，我们还没有收到索尼Xperia XZs 3层叠动眼摄像机。这项技术的发展已经在2017年的ISSCC上宣布了，我们确实及时得到了成果，可以用于演示材料(另见迪克·詹姆斯的博客)。IMX400项目的工作仍在继续，我们期待在几周内发布我们的报告。请欣赏第2部分，我们将讨论晶片到晶片互连和堆叠芯片的其他特性的趋势。
堆叠芯片图像传感器
低温晶片键合和各种晶片互连技术的发展是堆叠式图像传感器的关键实现因素。由背光CIS和混合信号图像信号处理器(ISP)组成的双模堆栈已经成为领先的智能手机相机芯片的主要配置。CIS部分可以被认为是只携带有源像素阵列的“哑”芯片。大部分的信号链和数字处理被划分到ISP和系统应用处理器上。
| 芯片供应商 | 一年 | 堆叠CIS铸造/ Gen。 | 堆叠ISP铸造/ Gen。 | |||
|---|---|---|---|---|---|---|
| 索尼 | 2013 | 索尼90纳米 | 索尼65纳米 | |||
| 索尼 | 2014 | 索尼90纳米 | 台积电40海里 | |||
| 索尼 | 2016 | 索尼90纳米 | 台积电28 nm | |||
| 全视野 | 2015 | XMC 65纳米 | XMC 65纳米 | |||
| 全视野 | 2016 | 台积电65纳米 | 台积电65纳米 | |||
| 三星 | 2015 | 三星65纳米 | 三星65纳米 | |||
| 三星 | 2016 | 三星65纳米 | 三星28纳米HKMG | |||
| 索尼 | globalfoundries 2017 |
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表2。值得注意的堆叠芯片CIS/ISP配置
堆叠芯片制造技术趋势
堆叠结构背光CIS芯片最近的制造趋势似乎稳定在90/65纳米制程世代。虽然最近在1.0µm的像素结构中观察到65 nm以下的加工，以促进更窄的W孔径网格金属，但似乎没有进一步扩大CIS芯片技术一代的驱动因素。三星的28纳米高k金属栅工艺目前用于堆叠ISP [14]， ISP的扩展趋势预计将继续向最新的先进CMOS技术一代发展。
图1所示。索尼1级双TSV (a)， 2级统一TSV (b)， 1级DBI (c)
图2。OmniVision第一代对接TSV（a）、第二代统一TSV（b）、三星对接TSV（c）
b .薄片互连
索尼是第一个将堆叠式CIS芯片推向市场的公司，最初在2013年实现了同质晶片与晶片键合(氧化键合)和通过硅通道(tsv)，随后在2016年实现了Cu-to-Cu混合键合，也被称为Cu2Cu键合或DBI[18,19]。第一代TSV部署在有源像素阵列的上方和两侧，具有双TSV结构，用于1.12µm一代像素阵列的行/列互连。一个浅的、充铜的TSV接触金属1 CIS金属垫的背面，一个深的、充铜的TSV接触顶部金属Al ISP垫，最后通过平面铜金属带实现互连。双TSV结构为矩形结构，放置在6.0 μ m × 9.0 μ m正交间距[20]上。
2015年，TSony通过引入单一或“统一”的结构简化了TSV工艺流程，该结构通过一个圆柱形垂直互连[21]连接CIS和ISP起落架。这些结构被放置在9.1µm的最小正交间距上，尽管TSV行与相邻行有半间距交错。
OmniVision首次观察到的堆叠芯片是在PureCel-S平台上与foundry合作伙伴XMC制作的，具有“对接”TSV结构，其中单个宽TSV连接CIS和ISP衬垫结构。在1.12 μ m像素生成芯片上使用的矩形结构具有5.2 μ m × 9.9 μ m正交pitch[22]。后来，OmniVision采用了统一的TSV结构，用于其1.0 μ m像素级PureCelPlus-S芯片，由代晶商台积电(TSMC)制造。这些结构放置在4.0µm × 4.1µm正交沥青[10]上。
在生产中观察到的三星叠层芯片也具有对接TSV结构，但使用W基TSV窗口衬层进行垂直互连。第一代三星TSV集成在1.12µm像素生成芯片上，放置在8.8µm x 9.6µm正交间距上[23]。
索尼最近改变了其互连策略，最初将DBI作为TSV阵列的替代。这种DBI实现的特点是，活动DBI垫位于被tsv占用的相同区域，虚拟DBI垫覆盖了大部分有源像素阵列和外围区域。目前生产DBI的最先进技术是将3.0 μ m宽的方形垫放置在6.0 μ m正交节距上。据报道，DBI音高为1.6µm[24]，预计未来的DBI芯片将实现逐像素互连。
定期、简洁地分析高容量成像和新兴应用
工具书类
[1] 富士电影新闻稿，2010年7月21日。
[2] " fujifilms3961 Die标记12.0 MP, 1.6 μm像素尺寸CCD图像传感器fujifilfinepix Z800EXR聚焦技术分析(FTA)报告"，知识产权-1009-801-01，-03，-04，-05,2010年10月。
[3]尼康新闻发布会，2011年9月
[4] “带DR Pix的Aptina MT9J007C1HS 1200万像素（有效像素为1010万）CMOS图像传感器™ 《尼康V1相机成像仪工艺回顾》中的技术，IPR-1110-8042011年12月。[5] 佳能EOS 650D新闻稿，2012年6月。
[6] " Canon LC1270 18.0 MP, 4.3 μm Pixel Size, APS-C Format CMOS Image Sensor from Canon EOS Rebel T4i (EOS 650D/EOS Kiss X6i) "，知识产权-1206-802,2012年8月。
[7] " Sony IMX270, Micro Four Thirds, 20.4 MP Resolution, 3.3µm Pixel Pitch，正面照明" Live MOS " CMOS Image Sensor from Olympus OM-D E-M1 Mark II MILC "， DEF-1703-802, 2017年4月
[8] 富士电影新闻稿，2013年1月。
[9] “东芝TCM5112CL CMOS图像传感器，来自富士胶片X20设备概要”，DEF-1311-803，2013年11月。
[10] " OmniVision OV16880, 1/3.06 "格式，16mp分辨率，1.0 μm像素间距堆叠(PureCel Plus-S)背光CMOS图像传感器"，DEF-1606-804, 2016年8月。
[11]索尼Xperia Z5产品页面，2015年10月。
[12]佳能EOS 70D新闻稿，2013年7月。
[13] 三星新闻稿，2016年3月。
[14] " Samsung S5K2L1, 1/2.6 "格式，12mp分辨率，1.4 μm像素间距背光堆叠ISOCELL CMOS图像传感器，三星Galaxy S7(型号SM-G930FD) "， DEF-1603-804, 2016年4月。
[15] “Sony IMX260 12 MP，1.4μm像素间距堆叠BI CI，带DBI和全芯片PDAF，来自三星Galaxy S7边缘后向摄像头成像器过程回顾”，IPR-1603-802，2016年5月16日。
[16] “Sony 12 MP分辨率，1.0μm像素生成堆叠（Exmor RS）背照式CMOS图像传感器，来自iPhone 7 Plus长焦摄像机”，DEF-1612-801，2017年1月。
[17] Oppo R9s登录页，2016年10月。
[18] Kagawa等人，“具有高级Cu2C2混合键合的新型叠层CMOS图像传感器”，ISSCC2017。2017年2月。
[19] Invensas公司网站，2017年4月。
[20] " Sony ISX014 1/4英寸8mp, 1.12 μm Pixel Size Exmor RS Stacked Back Illuminated CIS Imager Process Review "， IPR-1302-801, 2013年3月。
[21]“索尼IMX278 13.0 MP Exmor RS™ RGBW堆叠式双CMOS图像传感器摘自华为P8成像仪工艺回顾”，IPR-1505-801，2015年7月。
[22]“来自Gionee GN9008的OmniVision OV23850 PureCel-S 1.12μm像素、23.8 MP堆叠CMOS图像传感器”，DEF-1508-802，2015年9月。
[23]“来自维梧X5Pro的三星S5K3M2 13 MP堆叠式等容CMOS图像传感器”，DEF-1507-801，2015年7月。
[24] P. Enquist，“堆叠图像传感器-新的图像传感器标准”，2015年图像传感器欧洲，2015年3月。
[25]“意法半导体5 MP, 1.4 μm像素间距CMOS图像传感器(5953BA模具标记)成像器工艺审查”，知识产权-1003-802,2010年4月。
[26]“来自索尼Cyber shot HX300数码紧凑型相机的索尼IMX147 20 MP、1.2μm像素间距背光（Exmor R）CMOS图像传感器”，IPR-1307-801，2013年9月。
[27]“三星S5K3PX 16 MP，1.0μm像素间距堆叠BSI全等容单元CI，来自三星Galaxy A8智能手机主摄像头成像仪过程回顾”，IPR-1509-801，2016年1月。
